圖1是用D型觸發器構成的÷2分頻電路。脈沖分頻器有很寬的工作頻帶，低頻端實際上沒有限制，高端極限頻率主要決定于使用的器件,但也與電路有關系。1兆赫以下可采用金屬-氧化物-半導體(MOS)集成電路，1～30兆赫可采用晶體管-晶體管邏輯(TTL)電路，30～60兆赫則宜采用高速TTL電路,60～300兆赫應采用發射極耦合邏輯(ECL)電路。將N級÷2分頻器串聯起來，可構成÷2N非同步分頻器。這種一級推一級的分頻鏈具有節省器件和上限工作頻率高的優點，但有延時積累的缺點,當級數N很大時，末級翻轉時刻和第一級相比有很大的延遲，這在時序電路中是不允許的。此外，分頻次數局限于2N也欠靈活。

圖1 D型觸發器構成的÷2分頻電路

　　采用級間反饋可實現任意次數的分頻，圖2即為一例。圖中的三個觸發器由同一個脈沖序列驅動，能在需要翻轉時一起翻轉，屬于同步分頻器。它沒有延時積累的問題,但與非同步分頻器相比,獲得同樣的分頻次數須用更多的器件，而且工作頻率較低。此外還有一種脈沖分頻器，其分頻次數可由外界信號置定，稱為程序分頻器。這種分頻電路已廣泛用于頻率合成器。

圖2 級間反饋分頻

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